заслуженный изобретатель Российской Федерации, доктор технических наук, профессор кафедры автоматики и телемеханики,
Пермь
Honourable Inventor of the Russian Federation, Doctor of Engineering, Professor of Automation and Remote Control,
Perm
аспирант кафедры автоматики и телемеханики,
Пермь
post-graduate, Department of Automation and Remote Control,
Perm
В настоящее время в цифровой схемотехнике широко применяются программируемые логические интегральные схемы (ПЛИС), в которых настраиваются функции логических элементов и их связи. Это определяется конфигурационным файлом, который загружается в ячейки конфигурационной памяти (это оперативная память статического типа) ПЛИС из внешней памяти. Сама логика реализуется в так называемых LUT (Look Up Table), представляющих собой мультиплексор, реализующий ячейку памяти и построенный на передающих транзисторах, и представляющий собой дерево, которое активируется на конкретном наборе переменных. Настройка представляет собой данные мультиплексора, поэтому на выход дерева передаётся значение логической (переключательной) функции на данном конкретном наборе. Оказывается, соответствующий код настройки LUT можно расшифровать и использовать при анализе результатов синтеза в системе Quartus II фирмы Альтера, которая в настоящий момент приобретена фирмой Интел. Теперь фирма Интел специализируется также и на производстве ПЛИС типа FPGA (Field – Programmable Gate Array). Рассматривается пример синтеза простого конечного комбинационного автомата, реализующего так называемую мажоритарную функцию или функцию голосования по большинству голосов (выбор 2 из 3-х). Эта функция равна единице в случае, если большинство переменных рано единице. Выполняется синтез схемы реализации мажоритарной функции в системе Quartus II, формирующей специальный файл BDF (Block Diagram / Schematic File). Исследуются особенности полученной схемы с помощью средства Map Viewer. На соответствующей схеме указываются коды настройки LUT (Logic Cell Comb) на реализацию заданной функции в виде четырехзначных шестнадцатеричных кодов. Расшифровываются коды настройки логических элементов типа LUT ПЛИС типа FPGA, описывающие содержимое соответствующих таблиц истинности функций, зависящих от входного переменного автомата. Показывается изменение кодов в процессе оптимизации схемы, выполняемой системой Quartus II, с возможным изменением порядка следования переменных и соответствия входам LUT с четырьмя входами, но сама логическая функция не изменяется. При использовании ПЛИС Stratix IIGX, имеющей так называемые адаптивные логические модули АЛМ, у которых 6 входов, Quartus II использует 64 битные коды (восьмизначные шестнадцатеричные коды). Рассматриваются особенности соответствующего кодирования.
State-of-the-art digital circuit design widely uses field programmable gate arrays (FPGAs), in which the functions of logic cells and their connections are set up. That is defined in the configuration file that is loaded in the configuration memory cells (static random access memory) of FPGA from external memory. The logic itself is implemented in the so-called LUTs (Look Up Tables), multiplexors that implement memory cells, are based on transmitting transistors and represents a tree that is activated by a specific variable collection. The setting is multiplexor data, therefore logical (switching) function values for the specific collection are transmitted to the tree output. As it turns out, the associated LUT setting code can be decoded and used for analyzing synthesis results in Quartus II by Altera that has been acquired by Intel. Now Intel also specializes in FPGA production. The article considers an example of the synthesis of a simple combinational finite state machine that implements the so-called majority function (2 out of 3). This function equals 1 if the majority of variables equals 1. Majority function implementation diagram is synthesized in Quartus II that builds a special BDF (Block Diagram/Schematic File) file. The resulting diagram is examined with Map Viewer. In the appropriate diagram, LUT (Logic Cell Comb) setting codes for implementation of the specified function are set forth in the form of four-digit hexacodes. Decoding is shown for setting codes for logic cells of FPGA LUT type that describe the content of the respective truth tables of functions that depend on the input variable machine. The article shows the code changes in the process of diagram optimization by Quartus II with possible modification of the variables sequence order and correspondence with the inputs of a four-input LUT without modifications to the logical function. If Stratix IIGX FPGA is used that has the so-called adaptive logic modules (ALM) with 6 inputs, Quartus II uses 64-bit codes (eight-digit hexacodes). Respective coding is also examined in this paper.
The authors declare that there are no conflicts of interest present.